本發(fā)明涉及存儲器，尤其涉及一種糾錯(cuò)碼電路、修復(fù)系統(tǒng)及存儲器。

背景技術(shù)：

1、mram是一種新的內(nèi)存和存儲技術(shù)，其具有sram/dram一樣快速隨機(jī)讀寫的特點(diǎn)，還具有flash閃存在斷電后永久保留數(shù)據(jù)的功能。mram存儲位元的核心結(jié)構(gòu)為磁性隧道結(jié)，其由兩層鐵磁性材料夾著一層非常薄的非鐵磁絕緣材料組成的，下面的一層鐵磁材料是具有固定磁化方向的參考層，上面的鐵磁材料是可變磁化方向的自由層，自由層的磁化方向可以和參考層相平行或反平行。

2、mram在讀出數(shù)據(jù)時(shí)，讀出電路需要檢測mram存儲位元的電阻。由于磁性隧道結(jié)的電阻可能會因?yàn)樯a(chǎn)工藝、讀寫次數(shù)、溫度等原因漂移，從而導(dǎo)致數(shù)據(jù)錯(cuò)誤，讀出的數(shù)據(jù)比特與之前一次寫入的數(shù)據(jù)比特相反。為解決這一問題，可以加入ecc(error?correctioncode，糾錯(cuò)碼)電路，對原始數(shù)據(jù)進(jìn)行編碼，加入一些校驗(yàn)比特，從而對數(shù)據(jù)錯(cuò)誤進(jìn)行檢測和糾正。ecc電路的延時(shí)直接影響解碼速度，因此如何降低ecc電路的延時(shí)是一個(gè)必須考慮的問題。

技術(shù)實(shí)現(xiàn)思路

1、有鑒于此，本發(fā)明提供了一種糾錯(cuò)碼電路、修復(fù)系統(tǒng)及存儲器，能夠基于糾錯(cuò)能力為m位的糾錯(cuò)碼，基本實(shí)現(xiàn)m+1位錯(cuò)誤的糾錯(cuò)能力，在同等糾錯(cuò)能力的情況下降低糾錯(cuò)碼電路的延時(shí)。

2、第一方面，本發(fā)明提供一種糾錯(cuò)碼電路，包括：

3、第一解碼模塊，用于在有短路的數(shù)據(jù)位和校驗(yàn)位，且短路的數(shù)據(jù)位和校驗(yàn)位小于或等于m+1位的情況下，接收第一數(shù)據(jù)，對所述第一數(shù)據(jù)基于糾錯(cuò)能力為m位的糾錯(cuò)碼進(jìn)行解碼，輸出第一解碼結(jié)果和第一錯(cuò)誤位數(shù)，所述第一數(shù)據(jù)為數(shù)據(jù)位和校驗(yàn)位的原始數(shù)據(jù)；

4、第二解碼模塊，在有短路的數(shù)據(jù)位和校驗(yàn)位，且短路的數(shù)據(jù)位和校驗(yàn)位小于或等于m+1位的情況下與所述第一解碼模塊并行工作，用于接收第二數(shù)據(jù)，對所述第二數(shù)據(jù)基于糾錯(cuò)能力為m位的糾錯(cuò)碼進(jìn)行解碼，輸出第二解碼結(jié)果和第二錯(cuò)誤位數(shù)，所述第二數(shù)據(jù)為所述第一數(shù)據(jù)中對應(yīng)于短路的數(shù)據(jù)位和校驗(yàn)位的數(shù)據(jù)全部取反后得到的數(shù)據(jù)；

5、輸出邏輯模塊，用于根據(jù)所述第一錯(cuò)誤位數(shù)和所述第二錯(cuò)誤位數(shù)，輸出所述第一解碼結(jié)果和所述第二解碼結(jié)果的其中之一或輸出無法糾錯(cuò)的錯(cuò)誤提示。

6、可選地，所述輸出邏輯模塊，用于：

7、若所述第一錯(cuò)誤位數(shù)為0，輸出所述第一解碼結(jié)果；若所述第一錯(cuò)誤位數(shù)為m+1位，所述第二錯(cuò)誤位數(shù)為0，則輸出所述第二解碼結(jié)果；若所述第一錯(cuò)誤位數(shù)為m+1位且所述第二錯(cuò)誤位數(shù)也為m+1位，則輸出無法糾錯(cuò)的錯(cuò)誤提示。

8、可選地，所述糾錯(cuò)碼電路還包括：

9、控制模塊，用于接收第一數(shù)據(jù)以及數(shù)據(jù)位和校驗(yàn)位的短路信息，所述短路信息用于指示數(shù)據(jù)位和校驗(yàn)位是否短路；根據(jù)數(shù)據(jù)位和校驗(yàn)位的短路信息，檢查是否有短路的數(shù)據(jù)位和校驗(yàn)位；若有短路的數(shù)據(jù)位和校驗(yàn)位，且短路的數(shù)據(jù)位和校驗(yàn)位小于或等于m+1位，將所述第一數(shù)據(jù)中對應(yīng)于短路的數(shù)據(jù)位和校驗(yàn)位的數(shù)據(jù)全部取反，得到第二數(shù)據(jù)；使能所述第一解碼模塊和所述第二解碼模塊。

10、可選地，所述控制模塊，還用于若沒有短路的數(shù)據(jù)位和校驗(yàn)位，或者，短路的數(shù)據(jù)位和校驗(yàn)位大于m+1位，只使能所述第一解碼模塊；

11、所述第一解碼模塊，還用于在沒有短路的數(shù)據(jù)位和校驗(yàn)位的情況下，或者，在短路的數(shù)據(jù)位和校驗(yàn)位大于m+1位的情況下，接收所述第一數(shù)據(jù)，對所述第一數(shù)據(jù)基于糾錯(cuò)能力為m位的糾錯(cuò)碼進(jìn)行解碼，輸出第三解碼結(jié)果和第三錯(cuò)誤位數(shù)；

12、所述輸出邏輯模塊，還用于根據(jù)所述第三錯(cuò)誤位數(shù)，輸出第三解碼結(jié)果或輸出無法糾錯(cuò)的錯(cuò)誤提示。

13、可選地，若所述數(shù)據(jù)位和校驗(yàn)位的短路信息為1，表明所述數(shù)據(jù)位和校驗(yàn)位短路；若所述數(shù)據(jù)位和校驗(yàn)位的短路信息為0，表明所述數(shù)據(jù)位和校驗(yàn)位正常。

14、可選地，所述糾錯(cuò)能力為m位的糾錯(cuò)碼為任意類型的糾m檢m+1的糾錯(cuò)碼。

15、第二方面，本發(fā)明提供一種存儲器修復(fù)系統(tǒng)，包括如第一方面提供的糾錯(cuò)碼電路，還包括：

16、存儲位元陣列，所述存儲位元陣列用于存儲數(shù)據(jù)位的數(shù)據(jù)；

17、校驗(yàn)位元陣列，所述校驗(yàn)位元陣列用于存儲校驗(yàn)位的數(shù)據(jù)，所述校驗(yàn)位的數(shù)據(jù)是根據(jù)所述數(shù)據(jù)位的數(shù)據(jù)通過編碼得到的；

18、數(shù)據(jù)讀取電路，與所述糾錯(cuò)碼電路、存儲位元陣列和校驗(yàn)位元陣列連接，用于讀取所述存儲位元陣列和所述校驗(yàn)位元陣列，得到數(shù)據(jù)位和校驗(yàn)位的原始數(shù)據(jù)，作為第一數(shù)據(jù)，以及得到數(shù)據(jù)位和校驗(yàn)位的短路信息，并將讀取的所述第一數(shù)據(jù)以及數(shù)據(jù)位和校驗(yàn)位的短路信息輸入所述糾錯(cuò)碼電路。

19、可選地，所述數(shù)據(jù)讀取電路，包括：

20、第一參考電路，用于讀取所述存儲位元陣列和所述校驗(yàn)位元陣列的數(shù)據(jù)，得到數(shù)據(jù)位和校驗(yàn)位的原始數(shù)據(jù)，作為第一數(shù)據(jù)；

21、第二參考電路，用于讀取所述存儲位元陣列和所述校驗(yàn)位元陣列的位元狀態(tài)，得到數(shù)據(jù)位和校驗(yàn)位的短路信息。

22、第三方面，本發(fā)明提供一種存儲器，所述存儲器包括如第二方面提供的存儲器修復(fù)系統(tǒng)。

23、本發(fā)明提供的糾錯(cuò)碼電路、修復(fù)系統(tǒng)及存儲器，在有短路的數(shù)據(jù)位和校驗(yàn)位，且短路的數(shù)據(jù)位和校驗(yàn)位小于或等于m+1位的情況下，第一解碼模塊和第二解碼模塊并行解碼，第一解碼模塊對第一數(shù)據(jù)進(jìn)行解碼，第一數(shù)據(jù)為數(shù)據(jù)位和校驗(yàn)位的原始數(shù)據(jù)，第二解碼模塊對第二數(shù)據(jù)進(jìn)行解碼，第二數(shù)據(jù)為第一數(shù)據(jù)中對應(yīng)于短路的數(shù)據(jù)位和校驗(yàn)位的數(shù)據(jù)全部取反后得到的數(shù)據(jù)，并由輸出邏輯模塊輸出解碼結(jié)果。當(dāng)糾錯(cuò)碼的糾錯(cuò)能力為m位的情況下，能基本實(shí)現(xiàn)m+1位錯(cuò)誤的糾錯(cuò)能力，提高了糾錯(cuò)碼的糾錯(cuò)能力，而且相比同等糾錯(cuò)能力的常規(guī)糾錯(cuò)碼，本實(shí)施例的糾錯(cuò)碼電路具備顯著的低延時(shí)優(yōu)勢。

技術(shù)特征：

1.一種糾錯(cuò)碼電路，其特征在于，所述糾錯(cuò)碼電路包括：

2.根據(jù)權(quán)利要求1所述的糾錯(cuò)碼電路，其特征在于，所述輸出邏輯模塊，用于：

3.根據(jù)權(quán)利要求1所述的糾錯(cuò)碼電路，其特征在于，所述糾錯(cuò)碼電路還包括：

4.根據(jù)權(quán)利要求3所述的糾錯(cuò)碼電路，其特征在于，

5.根據(jù)權(quán)利要求3所述的糾錯(cuò)碼電路，其特征在于，若所述數(shù)據(jù)位和校驗(yàn)位的短路信息為1，表明所述數(shù)據(jù)位和校驗(yàn)位短路；若所述數(shù)據(jù)位和校驗(yàn)位的短路信息為0，表明所述數(shù)據(jù)位和校驗(yàn)位正常。

6.根據(jù)權(quán)利要求1所述的糾錯(cuò)碼電路，其特征在于，所述糾錯(cuò)能力為m位的糾錯(cuò)碼為任意類型的糾m檢m+1的糾錯(cuò)碼。

7.一種存儲器修復(fù)系統(tǒng)，其特征在于，包括：如權(quán)利要求1至6中任一項(xiàng)所述的糾錯(cuò)碼電路，還包括：

8.根據(jù)權(quán)利要求7所述的存儲器修復(fù)系統(tǒng)，其特征在于，所述數(shù)據(jù)讀取電路，包括：

9.一種存儲器，其特征在于，所述存儲器包括如權(quán)利要求7或8所述的存儲器修復(fù)系統(tǒng)。

技術(shù)總結(jié)
本發(fā)明提供一種糾錯(cuò)碼電路、修復(fù)系統(tǒng)及存儲器，糾錯(cuò)碼電路包括：第一解碼模塊，用于接收第一數(shù)據(jù)，對第一數(shù)據(jù)基于糾錯(cuò)能力為m位的糾錯(cuò)碼進(jìn)行解碼，輸出第一解碼結(jié)果和第一錯(cuò)誤位數(shù)，第一數(shù)據(jù)為數(shù)據(jù)位和校驗(yàn)位的原始數(shù)據(jù)；第二解碼模塊，用于接收第二數(shù)據(jù)，對第二數(shù)據(jù)基于糾錯(cuò)能力為m位的糾錯(cuò)碼進(jìn)行解碼，輸出第二解碼結(jié)果和第二錯(cuò)誤位數(shù)，第二數(shù)據(jù)為第一數(shù)據(jù)中對應(yīng)于短路的數(shù)據(jù)位和校驗(yàn)位的數(shù)據(jù)全部取反后得到的數(shù)據(jù)；輸出邏輯模塊，用于根據(jù)第一錯(cuò)誤位數(shù)和第二錯(cuò)誤位數(shù)，輸出第一解碼結(jié)果和第二解碼結(jié)果的其中之一或輸出無法糾錯(cuò)的錯(cuò)誤提示。本發(fā)明能夠降低糾錯(cuò)碼電路的延時(shí)。

技術(shù)研發(fā)人員：何世坤,魯鵬棋,周亞星
受保護(hù)的技術(shù)使用者：浙江馳拓科技有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/7/28